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1、8/12/2022,1,Microelectronics School Xidian University,第四章 Verilog HDL數(shù)字邏輯電路設(shè)計方法,4.1 Verilog HDL 語言設(shè)計思想和可綜合特性,8/12/2022,2,Microelectronics School Xidian University,例4.1-1：用Verilog HDL設(shè)計模256（8bits）計數(shù)器（a）可綜合程序描述方式module counter (count,clk,reset);output count;input clk,reset;reg 7:0 count;reg out;always

2、 (posedge clk) if (!reset) count=0;else if (count=8b11111111) count=0; else count=count+1;endmodule,（b）常見的錯誤描述方式module counter (count,clk,reset);output count;input reset,clk;reg 7:0 count;reg out;integer i;always (posedge clk,reset) begin if (!reset) count=0;else for (i=0;i=255;i=i+1) count=count+1;

3、endendmodule,同時Verilog HDL的電路描述方式具有多樣性，這也決定了對于電路設(shè)計的多樣性。,8/12/2022,3,Microelectronics School Xidian University,例4.1-2: 用Verilog HDL設(shè)計數(shù)字多路選擇器（a）采用真值表形式的代碼：module MUX (out,data,sel);output out;input 3:0 data;input 1:0 sel;reg out;always (data or sel) case (sel) 2b00 : out=data0; 2b01 : out=data1; 2b10

4、: out=data2; 2b11 : out=data3; endcaseendmodule,（b）采用邏輯表達式形式的代碼：module MUX (out,data,sel);output out;input 3:0 data;input 1:0 sel;wire w1,w2,w3,w4;assign w1=(sel1)endmodule,8/12/2022,4,Microelectronics School Xidian University,（c）采用結(jié)構(gòu)性描述的代碼:module MUX (out,data,sel);output out;input 3:0 data;input 1

5、:0 sel;wire w1,w2,w3,w4;not U1 (w1,sel1);U2 (w2,sel0);and U3 (w3,w1,w2,data0);U4 (w4,w1,sel0,data1);U5 (w5,sel1,w2,data2);U6 (w6,sel1,sel0,data3);or U7 (out,w3,w4,w5,w6);endmodule,在現(xiàn)階段，作為設(shè)計人員熟練掌握Verilog HDL程序設(shè)計的多樣性和可綜合性，是至關(guān)重要的。作為數(shù)字集成電路的基礎(chǔ)，基本數(shù)字邏輯電路的設(shè)計是進行復(fù)雜電路的前提。本章通過對數(shù)字電路中基本邏輯電路的Verilog HDL程序設(shè)計進行講述，掌握

6、基本邏輯電路的可綜合性設(shè)計，為具有特定功能的復(fù)雜電路的設(shè)計打下基礎(chǔ)。,4.2 Verilog HDL組合電路設(shè)計,組合電路的特點是：電路中任意時刻的穩(wěn)態(tài)輸出僅僅取決于該時刻的輸入，而與電路原來的狀態(tài)無關(guān)。組合電路的設(shè)計需要從以下幾個方面考慮：所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路；其次，為了滿足速度要求，應(yīng)使級數(shù)盡量少，以減少門電路的延遲；電路的功耗應(yīng)盡可能的小，工作時穩(wěn)定可靠。描述組合邏輯電路有四種方式：結(jié)構(gòu)描述、邏輯代數(shù)、真值表、抽象描述。,8/12/2022,5,Microelectronics School Xidian Univer

7、sity,例4.2-1：設(shè)計一個3個裁判的表決電路，當(dāng)兩個或兩個以上裁判同意時，判決器輸出“1”，否則輸出“0”。方法1：真值表方式真值表是對電路功能最直接和簡單的描述方式。根據(jù)電路的功能，可以通過真值表直接建立起輸出與輸入之間的邏輯關(guān)系。例4.2-1有三個輸入端A、B、C和一個輸出端OUT。,8/12/2022,6,Microelectronics School Xidian University,8/12/2022,7,Microelectronics School Xidian University,在Verilog HDL中，可以使用“case”語句對電路進行描述性設(shè)計，表4.2-1真

8、值表設(shè)計代碼如下：module desingn (OUT,A,B,C);output OUT;input A,B,C;reg OUT;always (A or B or C) case (A,B,C) 3b000 : OUT=0; 3b001 : OUT=0; 3b010 : OUT=0; 3b100 : OUT=0; 3b011 : OUT=1; 3b101 : OUT=1; 3b110 : OUT=1; 3b111 : OUT=1;endcase endmodule,方法2：邏輯代數(shù)方式對于組合電路的另一種表達方法是邏輯代數(shù)方法。主要思想是將真值表用卡諾圖表示，然后化簡電路，得出邏輯函數(shù)表

9、達式。通過對卡諾圖的化簡，可以得到組合電路邏輯輸出與輸入之間的邏輯函數(shù)表達式：,8/12/2022,8,Microelectronics School Xidian University,根據(jù)邏輯函數(shù)表達式可以很方便寫出采用邏輯代數(shù)描述方式的Verilog HDL程序。module desingn (OUT,A,B,C);output OUT;input A,B,C;assign OUT=(A endmodule,8/12/2022,9,Microelectronics School Xidian University,方法3：結(jié)構(gòu)描述方式,結(jié)構(gòu)性描述方式是對電路最直接的表示，早期的數(shù)字電路設(shè)

10、計通常采用的原理圖設(shè)計實際上就是一種結(jié)構(gòu)性描述方式。,module desingn (OUT,A,B,C);output OUT;input A,B,C;and U1 (w1,A,B);and U2 (w2,B,C);and U3 (w3,A,C);or U4 (OUT,w1,w2,w3); endmodule,方法4：抽象描述方式 Verilog HDL還提供了采用抽象描述進行電路設(shè)計的方法，可以直接從電路功能出發(fā)，編寫代碼。例如判決器設(shè)計，將三個輸入的判決相加，當(dāng)判決成功時相加器之和大于1，即表示投票成功。,8/12/2022,10,Microelectronics School Xidi

11、an University,module desingn (OUT,A,B,C);output OUT;input A,B,C;wire 1:0 sum;reg OUT;assign sum=A+B+C;always (sum) if (sum1) OUT=1; else OUT=0;endmodule,EDA綜合工具可以將Verilog HDL程序綜合成物理電路形式，通過電路優(yōu)化，可以得到符合設(shè)計要求的最簡化電路。采用Synplify軟件對上面四種方法設(shè)計的Verilog HDL程序進行綜合（采用Altera 公司StratixII器件），可以得相同的最簡化電路。,8/12/2022,11,

12、Microelectronics School Xidian University,4.2.1 數(shù)字加法器,數(shù)字加法器是最為常用的一種數(shù)字運算邏輯，被廣泛用于計算機、通信和多媒體數(shù)字集成電路中例4.2-2：2輸入1bit信號全加器。如果運算考慮了來自低位的進位那么該運算就為全加運算，實現(xiàn)全加運算的電路稱為全加器。,8/12/2022,12,Microelectronics School Xidian University,代數(shù)邏輯表示為,8/12/2022,13,Microelectronics School Xidian University,對應(yīng)的電路為圖,SUM=ABC_IN,Veril

13、og HDL可以用不同的描述方式寫出一位全加器，其綜合電路是相同的，僅僅是描述風(fēng)格不同。,8/12/2022,14,Microelectronics School Xidian University,（1）利用連續(xù)賦值語句實現(xiàn)module one_bit_fulladder ( SUM, C_OUT, A, B, C_IN );input A, B, C_IN;output SUM, C_OUT;assign SUM=(AB)C_IN;assign C_OUT=(A /function of outputendmodule,（2）利用行為描述實現(xiàn)module one_bit_fulladder

14、 ( SUM, C_OUT, A, B, C_IN );output SUM, C_OUT;input A, B, C_IN;assign C_OUT,SUM=A+B+C_IN;endmodule,采用行為描述可以提高設(shè)計的效率，對于一個典型的多位加法器的行為描述設(shè)計，僅需改變代碼中輸入和輸出信號的位寬即可，例如一個2輸入8bits加法器，可以采用下面的Verilog HDL程序代碼實現(xiàn)。,8/12/2022,15,Microelectronics School Xidian University,module eight_bit_fulladder ( SUM, C_OUT, A, B, C

15、_IN );output7:0SUM;output C_OUT;input 7:0A, B;inputC_IN;assign C_OUT,SUM=A+B+C_IN;endmodule,例4.2-3：4位超前進位加法器 超前進位加法器是一種高速加法器，每級進位由附加的組合電路產(chǎn)生，高位的運算不需等待低位運算完成，因此可以提高運算速度。根據(jù)對于輸入信號位寬為N的全加器，其進位信號是：輸出的加法結(jié)果是超前進位標志信號是進位產(chǎn)生函數(shù)是,8/12/2022,16,Microelectronics School Xidian University,進位傳輸函數(shù)是上述公式中N為加法器位數(shù)，在4位加法器中，N

16、=4。由式可以推出各級進位信號表達式，并構(gòu)成快速進位邏輯電路。,8/12/2022,17,Microelectronics School Xidian University,4位超前進位加法器的電路如圖所示,8/12/2022,18,Microelectronics School Xidian University,4位超前進位加法器對應(yīng)的Verilog HDL代碼是：,8/12/2022,19,Microelectronics School Xidian University,module four_bits_fast_addder (sum_out,c_out,a,b,c_in);input 3:0 a,b; /the other of add numberinput c_in; /carry in from before leveloutput 3:0sum_out; /the add of two inputoutput c_out; /carry out to next levelwire 4:0 g,p,c; /wire between every c_out and c_