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1、1,EDA技術(shù)與應(yīng)用教程,第1章 EDA技術(shù)概述 第2章 可編程邏輯器件 第3章 QUARTUS II應(yīng)用基礎(chǔ) 第4章 硬件描述語言VHDL 第5章 基本數(shù)字單元設(shè)計 第6章 EDA技術(shù)綜合應(yīng)用,2,第1章 EDA技術(shù)概述,1.1 EDA技術(shù)及其發(fā)展 1.2 EDA技術(shù)的主要內(nèi)容 1.3 EDA的設(shè)計流程 1.4 常用EDA工具,3,1.1 EDA技術(shù)及其發(fā)展, EDA技術(shù)的涵義 EDA技術(shù)的發(fā)展 EDA技術(shù)的特點與發(fā)展趨勢 EDA技術(shù)應(yīng)用前景展望 EDA技術(shù)將廣泛應(yīng)用于高校電類專業(yè)的實踐教學(xué)和科研工作 EDA技術(shù)將廣泛應(yīng)用于專用集成電路的設(shè)計和新產(chǎn)品的開發(fā) EDA技術(shù)將廣泛應(yīng)用于傳統(tǒng)機電設(shè)備

2、的升級換代和技術(shù)改進,4,1.2 EDA技術(shù)的主要內(nèi)容, 可編程邏輯器件 硬件描述語言 EDA工具軟件,5,1.2 EDA技術(shù)的主要內(nèi)容,6,1.3 EDA的設(shè)計流程, 設(shè)計準備 設(shè)計輸入 設(shè)計處理 設(shè)計校驗 器件編程 測試驗證,圖 1 - 1 EDA的設(shè)計流程, 圖形輸入方式 文本輸入方式, 編譯和檢查, 優(yōu)化和綜合, 適配和分割, 布局和布線, 生成編程數(shù)據(jù)文件,7,1.4 常用EDA工具, 編輯器 仿真器 綜合器 適配器 下載器,8,思考練習(xí), 何謂EDA技術(shù)？EDA技術(shù)的核心內(nèi)容是什么？ 簡述EDA技術(shù)的發(fā)展歷程。 簡述用EDA技術(shù)設(shè)計電路的基本流程。 什么是硬件描述語言？常見的硬件描

3、述語言有哪些？ 與軟件描述語言相比，HDL有什么特點？ EDA技術(shù)與ASIC設(shè)計和FPGA開發(fā)有何關(guān)系？,9,第2章 可編程邏輯器件,2.1 可編程邏輯器件概述 2.2 CPLD的實現(xiàn)原理與典型結(jié)構(gòu) 2.3 FPGA的實現(xiàn)原理與典型結(jié)構(gòu) 2.4 FPGA/CPLD產(chǎn)品概述 2.5 FPGA/CPLD器件的配置與編程,10,2.1 可編程邏輯器件概述,2.1.1 可編程邏輯器件的基本結(jié)構(gòu) 2.1.2 可編程邏輯器件的發(fā)展歷程 PLD誕生及簡單PLD發(fā)展階段 乘積項可編程結(jié)構(gòu)PLD發(fā)展與成熟階段 復(fù)雜可編程器件發(fā)展與成熟階段,圖 2 - 1 基本PLD的原理結(jié)構(gòu)框圖,11,2.1 可編程邏輯器件概

4、述,2.1.3 可編程邏輯器件的分類 按規(guī)模大小分類 按結(jié)構(gòu)特點分類 按編程方式分類 按編程工藝分類,圖 2 - 2 可編程邏輯器件按規(guī)模分類,12,2.1 可編程邏輯器件概述,表 2 - 2 CPLD與FPGA的區(qū)別,2.1.4 CPLD與FPGA比較,13,2.2 CPLD的實現(xiàn)原理與典型結(jié)構(gòu),2.2.1 CPLD的邏輯實現(xiàn)原理,圖 2 - 3 乘積項結(jié)構(gòu)示例電路,圖 2 - 4 CPLD的實現(xiàn)方式,14,2.2 CPLD的實現(xiàn)原理與典型結(jié)構(gòu),2.2.2 典型CPLD器件簡介MAX 3000A, MAX 3000A系列器件概覽, MAX 3000A器件結(jié)構(gòu)組成,圖 2 - 5 MAX 30

5、00A的整體結(jié)構(gòu),15,2.2 CPLD的實現(xiàn)原理與典型結(jié)構(gòu),圖 2 - 6 MAX 3000A的宏單元結(jié)構(gòu), MAX3000A系列CPLD的特性, MAX 3000A系列器件的性能參數(shù),16,2.3 FPGA的實現(xiàn)原理與典型結(jié)構(gòu),2.3.1 FPGA的邏輯實現(xiàn)原理,(a)實際邏輯電路 (b)LUT的實現(xiàn)方式 圖 2 - 7 FPGA的邏輯實現(xiàn)原理,圖 2 - 8 FPGA查找表內(nèi)部結(jié)構(gòu),17,2.3 FPGA的實現(xiàn)原理與典型結(jié)構(gòu), Cyclone系列器件概覽, Cyclone系列FPGA結(jié)構(gòu)組成,圖 2 - 9 Altera Cyclone系列 FPGA整體結(jié)構(gòu),圖 2 - 10 Cyclo

6、ne器件的LE結(jié)構(gòu),2.3.2 典型FPGA器件簡介Cyclone,18,2.3 FPGA的實現(xiàn)原理與典型結(jié)構(gòu), Cyclone系列FPGA的特性, Cyclone系列FPGA的性能參數(shù),19,2.4 FPGA/CPLD產(chǎn)品概述,2.4.1 FPGA/CPLD產(chǎn)品主要廠商, Altera公司,圖 2 - 11 Altera公司的主要產(chǎn)品, Xilinx公司, Lattice公司, Actel公司, Atmel公司,20,2.4 FPGA/CPLD產(chǎn)品概述, Altera公司成熟器件,表 2 - 8 Altera的成熟器件,2.4.2 Altera公司的可編程邏輯器件,21,2.4 FPGA/C

7、PLD產(chǎn)品概述, Altera新型系列器件簡介, Stratix系列高端FPGA, Arria系列中端FPGA, Cyclone系列低成本FPGA, MAX系列低成本CPLD, HardCopy系列ASIC, Altera配置器件簡介, 標準型配置器件, 增強型配置器件,（3）串行配置器件, Altera可編程邏輯器件命名規(guī)則,22,2.4 FPGA/CPLD產(chǎn)品概述, Xilinx的主流FPGA器件, Xilinx的主流CPLD器件, Xilinx公司FPGA配置器件, Lattice的FPGA器件, Lattice的CPLD和SPLD器件,Lattice的最新FPGA產(chǎn)品包括低成本、非易失

8、和系統(tǒng)級三大類。,Lattice的ispLSI、ispMACH和GAL產(chǎn)品系列是其CPLD和SPLD器件的代表。,2.4.4 Lattice公司的可編程邏輯器件,2.4.3 Xilinx公司的可編程邏輯器件,23,2.4 FPGA/CPLD產(chǎn)品概述, 器件類型的選擇, 器件系列的選擇, 器件型號的選擇, 外圍器件的選擇,2.4.5 FPGA/CPLD的開發(fā)應(yīng)用選擇,24,2.5 FPGA/CPLD器件的配置與編程, 將PLD焊在PCB板上 接好編程電纜 現(xiàn)場燒寫PLD芯片 圖 2 - 13 PLD編程操作過程示意圖,2.5.1 配置與編程工藝,目前常見的大規(guī)?？删幊踢壿嬈骷木幊毯团渲霉に囉腥?/p>

9、種： 基于電可擦除存儲單元的EEPROM或Flash技術(shù)。 基于SRAM查找表的編程單元。 基于反熔絲編程單元。,25,2.5 FPGA/CPLD器件的配置與編程,(a) 并口下載方式,(b) USB口下載方式,圖 2 - 14 并口/USB口下載電纜連接示意圖,圖 2 - 15 目標板上的 10針下載接口,表 2 - 24 10針插座的在不同模式下對應(yīng)的信號,2.5.2 下載電纜與接口,26,2.5 FPGA/CPLD器件的配置與編程, FPGA的PS模式配置,圖 2 - 16 PS模式下對FPGA器件的配置, FPGA的JTAG模式配置,圖 2 - 17 JTAG模式下對FPGA器件的配置

10、,2.5.3 編程與配置模式,27,2.5 FPGA/CPLD器件的配置與編程, CPLD的ISP模式編程,圖 2 - 18 JTAG模式下對CPLD器件的編程,28,2.5 FPGA/CPLD器件的配置與編程, 使用專用配置器件配置FPGA,圖 2 - 19 EPCS器件對FPGA器件的配置電路, 利用微處理器配置FPGA,圖 2 - 20 PS模式下微處理器對FPGA器件的配置電路,2.5.4 FPGA的配置方式,29,思考練習(xí), 什么是基于乘積項的可編程邏輯結(jié)構(gòu)?, 什么是基于查找表的可編程邏輯結(jié)構(gòu)?, CPLD和FPGA有什么差異？在實際應(yīng)用中各有什么特點？, 解釋編程與配置這兩個概念

11、。, 目前比較知名的CPLD/FPGA廠商有Altera、Xilinx和Lattice， 請寫出你對這幾家公司及其PLD產(chǎn)品的了解。, 根據(jù)本章介紹的各廠商FPGA/CPLD產(chǎn)品系列及你對新產(chǎn)品的了解， 請思考選用PLD器件時應(yīng)考慮哪些方面的問題？,30,實訓(xùn)項目,1上網(wǎng)查閱資料，了解主流PLD廠商新型CPLD/FPGA器件的性能特點。,2試根據(jù)圖 2 - 21 所示ByteBlaster MV變換電路原理圖制作 如圖 2 - 22 所示的ByteBlaster MV下載電纜。,圖 2 - 21 Byte Blaster MV變換電路原理圖,圖 2 - 22 Byte Blaster MV 下

12、載電纜,31,第3章 QUARTUS II應(yīng)用基礎(chǔ),3.1 QUARTUS II軟件概述 3.2 QUARTUS II設(shè)計流程 3.3 Quartus II設(shè)計實例,32,3.1 QUARTUS II軟件概述,3.1.1 QUARTUS II軟件簡介,Quartus II是Altera公司提供的綜合性PLD開發(fā)工具，可以完成從設(shè)計輸入、 HDL綜合、布線布局（適配）、仿真到硬件下載及測試的完整PLD設(shè)計流程，同 時也是單芯片可編程系統(tǒng)（SoPC）設(shè)計的綜合性環(huán)境 。,圖 3 - 1 Quartus II設(shè)計軟件的主要功能,33,3.1 QUARTUS II軟件概述,圖 3 - 2 Quartu

13、s II編譯器的主控界面,Quartus II包括模塊化的編譯器。圖 3 - 2是Quartus II編譯器的主控界面， 它顯示了Quartus II進行自動化設(shè)計的主要處理環(huán)節(jié)，包括分析與綜合（Analysis USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS PORT (a, b: IN STD_LOGIC; s: IN STD_LOGIC; y: OUT STD_LOGIC); END mux21; ARCHITECTURE rtl OF mux21 IS BEGIN y = a WHEN s=0 ELSE b; END ARCHITECTURE

14、rtl;,59,4.2 VHDL程序結(jié)構(gòu),圖 4 - 2 VHDL程序的基本結(jié)構(gòu),一個相對完整的VHDL程序稱為設(shè)計實體，通常都具有比較固定的結(jié)構(gòu)，即由實 體（Entity）、結(jié)構(gòu)體（Architecture）、配置（Configuration）、庫（Library） 和程序包（Package）五大部分構(gòu)成（見圖 4 - 2）。,4.2.1 實體,實體由實體聲明部分和結(jié)構(gòu)體組成，實體聲明部分 指定了設(shè)計單元完整的接口信息，基本格式如下：,ENTITY 實體名 IS GENERIC（類屬參數(shù)聲明）； PORT（端口表）； END ENTITY 實體名；, 實體名,一個設(shè)計實體無論多大和多復(fù)雜，在

15、實體中定義的實體名即為這個設(shè)計實體的名稱。, 類屬參數(shù)聲明,類屬參數(shù)聲明必須放在端口聲明之前，用于指定如端口中矢量位數(shù)、器件 延遲時間參數(shù)等。,60,4.2 VHDL程序結(jié)構(gòu), 端口聲明,端口聲明是對基本設(shè)計實體與外部接口的描述，也可以說是對外部引腳信號的名稱、 數(shù)據(jù)類型和輸入/輸出方向的描述。,PORT（端口名，端口名：端口模式 數(shù)據(jù)類型； 端口名，端口名：端口模式 數(shù)據(jù)類型）；, 端口名,端口名是賦予每個外部引腳的名稱，即該端口的標識符，通常用一個或幾個英文字母 ，或者英文字加數(shù)字命名。, 端口模式,表 4 - 1 端口模式說明, 數(shù)據(jù)類型,VHDL提供10種標準數(shù)據(jù)類型，但在實際使用時，

16、端口描述中的數(shù)據(jù)類型只有兩類， 即位（BIT）和位矢量（BIT_VECTOR）。,61,4.2 VHDL程序結(jié)構(gòu),【例4 - 2】：端口說明之一 PORT(clk,clr:IN BIT; sec0,sec1:OUT BIT_VECTOR(3 DOWNTO 0);,【例4 - 3】：端口說明之二 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY cnt60 IS PORT (clk,clr:IN STD_LOGIC; sec0,sec1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END cnt60;,62,4.2 VHDL程序結(jié)構(gòu),4.2.2 結(jié)構(gòu)體,結(jié)構(gòu)體具體描述了該基本設(shè)計單元的行為、元件及內(nèi)部的連接關(guān)系，也就是定義了,ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS 說明語句 BEGIN 功能描述語句 END ARCHITECTURE 結(jié)構(gòu)體名；,設(shè)計單元的具體功能。一般格式如下：,圖 4 - 3 結(jié)構(gòu)體構(gòu)造圖, 結(jié)構(gòu)體說明語句,結(jié)構(gòu)體中的說明語句是對結(jié)構(gòu)體的功能描述，語句中將要用到SIGNAL、數(shù)據(jù)